인텔 "'무어의 법칙' 16나노까지 간다"

고든 무어 인텔 공동창업자가 제창한 '무어의 법칙'이 16나노미터의 초미세공정까지 진화할 수 있다는 가능성이 제시됐다.

미국 인텔은 11일 32나노 공정 양산계획을 알리는 컨퍼런스 콜에서 자사 미세공정이 올해 32나노, 오는 2011년 22나노에 이어 2013년 16나노까지 갈 수 있다고 밝혔다.

무어의 법칙은 칩 하나에 탑재되는 트랜지스터 수가 2년마다 2배씩 증가한다는 것. 인텔은 지난 2005년 65나노에 이어 2007년 45나노, 올해 32나노까지 계속해서 2년마다 무어의 법칙을 실현하고 있다.

그동안 무어의 법칙은 국내 삼성전자의 황창규 전 사장이 제시했던 '황의 법칙'과 쌍벽을 이뤘다. 황의 법칙은 메모리반도체 저장용량이 미세공정의 진척과 함께 1년마다 2배씩 증가한다는 이론. 삼성전자는 지난 2007년 하반기 30나노급 공정의 64기가비트(Gb) 낸드플래시메모리를 발표하면서 8년째 황의 법칙을 증명해왔다.

그러나 지난해엔 황 사장 대신 권오현 사장이 반도체총괄을 맡게 되면서 실용위주 전략으로 선회, 128Gb 낸드플래시에 대한 공식발표를 하지 않았다. 삼성전자는 황의 법칙을 증명해나갈 기술은 보유하고 있지만, 외부발표대신 시장 수요에 최적화된 제품 개발 및 생산에 집중한다는 방침이다.

인텔은 이번에 세간의 우려를 불식시키며 오는 4분기부터 32나노 기반 중앙처리장치(CPU)를 정상적으로 양산한다고 밝혔다. 폴 오텔리니 인텔 최고경영자(CEO)는 "32나노 공정 반도체 생산을 위해 2년간 역대 최대 규모인 70억달러를 투자할 것"이라고 이날 밝혔다.

인텔은 올해 미국 오레곤 2개 공장에서 32나노 기반 제품을 양산하며, 내년부터 아리조나와 뉴멕시코 지역 제조설비에서도 관련 제품을 생산할 예정이다.

인텔의 32나노 기반 멀티칩 패키지(MCP)는 기존 3개 칩으로 구성했던 것을 그래픽·메모리콘트롤러 부분과 디스플레이·클록버퍼·입출력(I/O) 부분의 2개 칩으로 통합했다. 45나노 공정에 적용했던 것보다 진화한 '2세대' 하이K 메탈게이트 기술을 적용하는 등 칩 크기를 45나노 대비 70%나 줄였다. 이로써 생산량을 늘리고 원가를 낮출 수 있으며, 성능은 이전 세대보다 22% 향상시킬 수 있다는 설명이다.

인텔은 또 32나노 공정을 적용해 6개 코어를 탑재한 데스크톱 PC용 최상위 프로세서 '걸프타운'을 내년 처음 선보일 계획이라고 밝히기도 했다. 또 현재 양산 중인 45나노 공정 기반 칩은 지난해 3분기경 수량 기준 비중이 절반을 넘어섰다고 전했다.

인텔은 매 2년마다 진화된 공정과 아키텍처를 적용하는 '틱-톡 전략'을 구사하고 있다. 이로써 1년마다 번갈아가며 새로운 공정과 아키텍처를 제품 생산에 적용하고 있다. 지난해 '네할렘' 아키텍처를 선보였던 인텔은 내년 다시 '샌디브릿지'란 새로운 아키텍처를 적용하며, 칩 성능을 강화해나간다는 방침이다.

권해주기자 postman@inews24.com