삼성전자, 자체 칩부터 3나노 공정 도입하나

삼성전자가 자체 칩부터 3나노미터(nm, 10억분의 1m) 공정을 도입할 수 있다는 전망이 나오고 있다. 사진은 삼성전자 평택 반도체 공장. [사진=삼성전자]

[아이뉴스24 민혜정 기자] 삼성전자가 엑시노스 프로세서 등 자체 칩부터 3나노미터(nm, 10억분의 1m) 공정을 도입할 수 있다는 전망이 나오고 있다. 반도체는 공정의 나노 단위가 작을수록 생산성이 극대화된다.

13일 업계에 따르면 삼성전자는 최근 중국 상하이에서 열린 파운드리 포럼에서 반도체 위탁생산(파운드리) 로드맵을 공개했다.

로드맵에는 올 하반기 1세대 4나노급, 내년 2세대 4나노급, 2023년 2세대 3나노급 공정(GAP) 양산 계획이 담겨있지만, 1세대 3나노급 공정(GAE) 양산 시점은 들어가 있지 않다. 삼성전자는 내년 3나노 공정 도입 계획을 밝힌 바 있다.

일각에선 삼성전자가 외부 고객사가 아닌 엑시노스 프로세서 등 자체 설계 칩부터 3나노 공정을 도입해, 1세대 3나노 공정 계획을 밝히지 않았다는 관측이 나온다.

이와 관련해 삼성전자 관계자는 "주문 고객사에 대한 내용은 밝히기 어렵다"고 말했다.

3나노 공정으로 제작된 반도체는 5나노 대비 칩 면적은 35% 줄이면서, 성능과 배터리 효율은 각각 15%와 30% 올릴 수 있는 것으로 알려져 있다. 세계 최대 파운드리 업체인 TSMC도 내년을 목표로 3나노 공정을 개발 중이다.

삼성전자는 3나노 공정에서 전통적인 방식의 핀펫(FinFET)이 아닌 GAA(Gate All Around) 기술을 적용한다.

GAA는 트랜지스터의 게이트와 채널이 닿는 면을 4개로 늘린 차세대 기술이다. 기존 핀펫(FinFET) 구조보다 1면을 늘려 전력 효율을 높이는 방식이다. 전류의 흐름을 조절하는 트랜지스터는 게이트와 채널의 접촉면이 많을수록 전류 흐름을 세밀하게 제어할 수 있다.

미국 반도체 설계자동화(EDA) 업체 시놉시스는 지난달 말 삼성전자와 GAA 기반 3나노 공정 테이프 아웃에 성공했다고 밝혔다. 테이프 아웃은 공정 개발을 마치고 제조사에 설계도를 넘기는 단계다. 이에따라 삼성전자는 이를 검증한 뒤 3나노 파운드리 공정 시험생산을 시작할 것으로 예상된다.

삼성전자 관계자는 "시놉시스와 협력을 통해 3나노 GAA 공정 약속을 효율적으로 실현할 수 있게 됐다"며 "삼성전자 파운드리는 전문화 및 광범위한 시장 응용 분야에서의 늘어나는 수요에 대응할 것"이라고 강조했다.

/민혜정 기자(hye555@inews24.com)